modelsim模擬時沒有問題，quartus編譯時被列為error！

difgor0426

// Read Memory
    task read_mem;
        input [full_mem_bits - 1 : 0] addr;
6 c7 P* g1 a$ B1 A  `, t0 L        output      [DQ_BITS - 1 : 0] data;
        reg       [part_mem_bits : 0] i;
        begin
`ifdef FULL_MEM
; y* e! n+ e4 J            data = mem_array[addr];
- s3 O: \: r. P# \. v  l, y4 P`else
            begin : loop
( s: _$ B, P& f& V) y7 Z. L1 I8 g                for (i = 0; i < mem_used; i = i + 1) begin
                    if (addr_array === addr) begin
3 n) S( G: G3 |* \3 w: H% t1 t                        disable loop;
/ ^# l5 Y* k# V                    end
                end
            end
9 K) ^7 ?; L, u8 _3 `# j1 c: s            if (i <= mem_used) begin
, ?* g7 C2 M! _3 v. x0 i" B                data = mem_array;
# {7 ]  x. A3 M            end
`endif
, R( l! a5 T3 u9 _0 q# y        end
6 N+ x% m; G/ _+ t    endtask

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上面這一段紅色在modelsim模擬時沒有問題！
/ z! X3 j9 ^! k$ \" R9 U7 q) Z5 ~但是在quartus編譯時被列為error！
想請問一下差別在哪裡！

ikki

看看quartus 列出的error message吧,
就差在可不可合成.

michael6172

Quartus 是FPGA\CPLD合成軟體,如果跑timing simulation 就必須合成,那verilog語法就只能寫能合成的語法,所以你要看看ifdef  和 task是否可合成,如果不可合成就要改寫法

jeryuan

Just syntax for timing synthesis in QII