新手LAYOUT面是問到的問題麻煩大家幫忙解答

evee017

我是新手剛從自強基金會上完LAYOUT的訓練課程..
0 o* T! ^3 q# H. f9 A2 P! D* _; b也開始面試..但是面試機會很少履歷投了一個月了...
; T6 N- n: d! ?/ g& M也才兩間面試...或許我不是本科系的關係吧..
我面試有幾個問題阿...解答不出來..要麻煩大家幫忙囉...謝謝...
5 j6 H, q& W( I' ^1.INV阿..在OUT之前加一個CAP是什麼用途阿..為什麼...
  (不是用來穩壓的ㄇ...但答案好像不是這個)..
) N, I8 G, k" \' |2.看INV的電路圖寫出Netlist，為什麼這樣寫..
9 g% O5 N! N5 M% c  四個角位可以對換ㄇ...VDD及GND可以對換ㄇ...
  為什麼...
9 M# S- b2 p* A" K  (Netlist不是直接從電路圖轉出去成CDL檔的ㄇ..
) u( v$ v9 F$ B( l  我只會看Netlist但是我不會寫...結果就被打槍了..)
# z: |5 G9 T! z- E- u還有問一些有關RD相關的問題..說實在的我都答不出來..
4 i( O* J# H' e2 g, GLAYOUT真的好笑不是只有會畫圖..把圖畫正確電氣特性好面積小而已喔..
% t4 {9 J7 f) `/ W- T) ^- e* f$ L整個就很洩氣...

crystal_blue

一般而言面試官一定會盡全力的把面試者考倒的，因為這樣才能知道你的所知所學極限在哪裡
所以請別害怕回答，盡可能把你所知道的回答出來，別擔心自己只是會皮毛，因為從你的履歷表
' `( t; x$ h! u/ u5 o; Y上就知道你是新人了，也知道你是非本科系，但也不是要您認為不會是應該的。
3 F$ B7 ^! g3 H2 V5 l; j+ T
至於您提到的問題:
1.INV阿..在OUT之前加一個CAP是什麼用途:我的認知跟您的一樣，是穩壓用的，但是否在產品
1 y- n8 [0 c, w! D! w3 p3 V  不同時會有不同的結果，這點並不得而知。
2.看INV的電路圖寫出Netlist:這種測試，是為了測試面試者對於LVS時的敏感度，雖然目前有
- k9 ^' w1 R$ n  TOOL可以協助尋找LVS的錯，但LVS跟NETLIST的關連是無法被否認的，利用NETLIST來偵錯
  也是時常有的事，自然也要看的懂。簡單的INV NOR NAND 等等的NETLIST最好都要學習一下。

. Z( o& d# v/ z+ b5 u' M除了以上的兩種問題，LAYOUT面試時也會考看NETLIST 畫出電路或是LAYOUT，以上是個人淺見
祝您面試順利 。

motofatfat

你說ㄉ netlist 應該是指spice 格式ㄉ
, W3 _2 `3 F2 E. q* ~5 o2 j這是有格式ㄉ4ㄍ對應位置 D G S B是不能對調ㄉ
6 p2 z9 B) f) h* O* s! a5 \還要有片頭片尾

5 a( c* ]1 ?* y) p$ E7 k* A$ v.SUBCKT INV IN OUT VDD GND
MP1 OUT IN VDD  VDD  P W=2.7U L=0.35U  M=1
MN1 OUT IN GND GND N w=1.4U L=0.35U  M=1
.ENDS
" a: u# s. [8 V5 p
懂愈多愈有幫助
加油　祝您面試順利
任何問題歡迎來問
/ N6 b0 C8 l, B6 ~機車胖胖信箱
3 Q3 }& Y9 u6 {2 |: U) vmotofatfat@yahoo.com.tw

qqdede

基本上 加CAP 主要在電源部份,主要穩壓還有就是要濾雜訊, 電源 在IN/ OUT 之間 ,通常我們會加一顆大容量10uf及小容量0.1 or 0.01uF 來濾 高低頻率,已減少干擾源!
+ K/ R, Q( ?& R/ D
/ {0 X  d' j6 ^尤其是在IC 電源端,更應該要更接近,

4 N& Z9 Q5 ~+ v+ z. B以上個人小小經驗談!

vjc5

INV輸出電容, 我跟上面幾位看法不同, 這應該是測試INV的驅動能力
; z7 n( Y  l: H8 s5 J$ r% p2 @因為INV往往需要計算驅動能力

lydia0616

個人去try過spice
4 Z1 V( y: d5 B. e1 I7 H2 r2 E3 AD端S端對調後, 不會出現問題
1 k' B1 G: a) I8 n9 m' |# m結論  可以對調

crystal_blue

MOS為一對稱的元件，它的source跟drain在沒決定哪端接電源前，是可以交換使用的
並不會影響元件的特性，在layout時在做並聯電路時，可以看到這方面的應用。

evee017

謝謝大家提供的答案...
8 |; P& [0 _6 u4 e6 m* @我會再好好的去學習研究的...

mjubgt

補充說明 SPICE 格式
6 X# z8 e" v' a/ Y$ i0 a% K% q- ZMOS在SPICE定義中可以分成一般MOS及LDD MOS兩種
& r3 [4 _& j  B2 D; A; m以LAYOUT結構上來看,一般MOS的確可以Source / Drain 對調;後者不行.
個人的想法是, SPICE對於元件的格式是固定且無法對調; 理由如下
1. SPICE FILE是由軟體自動轉出,格式已經固定. 除非是人為因素,不然軟題轉出的SPICE FILE應該要與電路圖一致
2. 若是S/D的位置可以任意對調,那麼LVS準確性及可靠性會令人懷疑

關於LYDIA的驗證結果, 個人看法如下
& p& ]% A+ l0 dLYDIA應該是僅驗證一般MOS,這類的MOS其SOURCE / DRAIN在LAYOUT接線上本來就可以對調.因此,若是直接更改SPICE的S/D位置;LVS結果應該會如LYDIA所說,沒有影響.