ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?

yhchang

最近在做 輸入介面   用的是 比較器的電路  也就是一個簡單的 Single-Stage的 OP來實現.
  l7 a6 B& z( G4 b9 V! I  B但是下線之後  發現測出來的 Internal Signal rising/falling duty相當的不對稱
* U! D% a- W: ]6 Z  l2 Y, \而且 VIH/VIL 非常的不好   可是模擬的時候  Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了
但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?
$ Z' o+ g5 f# o7 g& o. Y7 A
% f% z4 T- p& D+ x這是個 N-TYPE的OP   上面是電流鏡接VCC   下面直接接地.
5 E. U' ~) }" \7 T
6 l! t9 z9 o' C[ 本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯 ]

cmin

簡單的OP,gain一定不會太大
4 K1 t; _! J5 e  u7 w2 ]9 p要3-400mV才比的出來
8 ^7 O& [# S9 q輸入級的L,應該用的很小
導致下線後mismatch很敏感
造成offset很大

liangshangquan

L用的很小的話，輸入對関的mismatch豈不是更差？offset更大
樓主還是用於放大+鎖存之類的比較器提高以gain和速度
同時layout match要做的比較好

rd66529

請問有~comparator layout floor嗎~~3q