run lvs時的嚴重大問題~狂急~

averyer

各位前輩~

我的layout到後面再跑lvs時竟突然發現~
" n, B& g9 T; B- S- I3 _
netlist的mos size改變後,但layout上不變,lvs竟然也會過~
0 ~9 ~) {/ O/ l! V7 t  |" d, L4 f5 [
這是什問題阿~我有畫一個簡單的inv也一樣相同結果~

, v  ?1 u  }5 n是command file要改嗎?還是calibre需要設定什麼?
, V! _9 g! a+ P. K1 C8 q- e
! r% D3 l# N6 Y3 G* o2 R# b! l我完了~
/ L& E0 g( i3 Q' i7 x" k+ N+ C
* @: @* b/ E: G1 e, w請各位前輩幫忙一下~拜託了~

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。

averyer

hi~

我看command file裡~沒看到有描述check尺寸的部分~

能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~
: K4 N, z$ J% R" e
* x8 n- ^  h. r非常拜託~謝謝~

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
TRACE PROPERTY MN(N) L L 0
TRACE PROPERTY MN(N) W W 0
' n8 t' j1 `/ A5 x9 f1 a再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
TRACE PROPERTY MN(N) W W 1 ------將1改成0
TRACE PROPERTY MP(P) L L 1 --------將1改成0
% }: w2 {& _) m4 u1 lTRACE PROPERTY MP(P) W W 1-------將1改成0

averyer

嗚~嗚~

還是一樣~

; Q% Q$ H+ y, N我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~
; u- A; G% n3 |% S" q) ?
7 m! G# y4 j; W" u& O$ iSOURCE PRIMARY   "chip"
8 x) `: m5 ]* }: O6 ^7 L# a" g# z9 [SOURCE PATH      "./test_chip.net"
! D. W# `" R) }: o( H1 rSOURCE SYSTEM    SPICE
( P5 p1 Y6 }; F' t
LAYOUT PATH      "../chip.db"
LAYOUT PRIMARY   "chip"
" s  T% M2 P. ~LAYOUT SYSTEM    GDSII
& k; Z! @5 {0 T. K2 |
LVS REPORT   "lvs.rep"
LVS ABORT ON SOFTCHK YES
, G2 v+ u- @% Z4 Z8 w- H! R1 sLVS REPORT OPTION S

" ?3 ^; }0 P' ^; }; p3 D//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
: l6 P4 s' K$ s5 W: ]4 FLVS WRITE LAYOUT NETLIST netlist.spi

' C1 \8 F" |* y- F# TPEX INCLUDE LUMPED L1 N_C R1
/ Y* \0 m/ m7 U, C& SPEX REPORT LUMPED NONE
PEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT
/ J! I# N, |) B+ e1 A5 C. m
8 l8 r0 t) j$ f/ p' jPEX INCLUDE DISTRIBUTED L1 N_C R1
5 P. P) n, x  dPEX REPORT DISTRIBUTED NONE
+ ?+ ~% i$ b# k6 g  ~3 IPEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
' K1 j/ {% l6 r* l$ M% WPEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE

1 x( {. j4 ~2 @& pMASK SVDB DIRECTORY svdb query   

. t; Q; X( x. {: _4 | EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
SOURCE CASE YES
6 G( i, K( ]8 f2 P2 j, C LAYOUT CASE YES
' s+ s+ F5 l) B( H LVS COMPARE CASE YES
LVS GLOBALS ARE PORTS YES
$ ~; E/ G& ?3 N6 O+ y LVS SPICE PREFER PINS YES
* |: x4 y# n& f+ ]0 r) ^3 f LVS PROPERTY RESOLUTION  MAXIMUM ALL

# M. ^: z* |/ U7 c8 y6 [" o: }" P8 ?ERC KEEP EMPTY       NO
ERC MAXIMUM RESULTS  1000
ERC MAXIMUM VERTEX   199
5 Z+ e  d  g  y, p4 [ERC CHECK TEXT       COMMENTS RFI

LVS POWER  NAME "VDD" "VCC" "EXVDD"
LVS GROUND NAME "VSS"  "GND"
! O$ q) ?8 J: A+ H% eVIRTUAL CONNECT COLON YES

, R1 F0 X' S. ?! P
LVS ALL CAPACITOR PINS SWAPPABLE   YES
LVS IGNORE PORTS                   YES
LVS CHECK PORT NAMES                   YES
+ C8 E$ {  \1 b; l8 \4 OLVS ISOLATE SHORTS                 YES

+ o" h$ ~& j) k$ C3 u, C, lLVS REDUCE SERIES MOS              YES
LVS REDUCE PARALLEL MOS            YES
, t6 {4 n$ b/ u2 ?LVS REDUCE SEMI SERIES MOS         NO
# |- H4 K( P# oLVS REDUCE SPLIT GATES             YES
8 O, s% U- @" S5 i! Z+ uLVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
) ^. T) ]. G4 b$ _+ NLVS REDUCE SERIES CAPACITORS       YES
LVS REDUCE PARALLEL CAPACITORS     YES
4 D5 A! j1 [* ]$ iLVS REDUCE SERIES RESISTORS        YES
  N1 n/ T7 L% ?1 _7 Z; g: w) kLVS REDUCE PARALLEL RESISTORS      YES
6 H* p+ W  N6 ALVS REDUCE PARALLEL DIODES         YES
. Y4 g* r" J: F8 i7 i5 y
) P9 r/ Z+ v, Y. N( f, [) A) Z3 PLVS RECOGNIZE GATES                ALL // ALL or SIMPLE
( z/ ^, C1 s! s9 ^2 @1 f6 G+ M% CLVS ABORT ON SUPPLY ERROR          NO               
8 X5 a9 l5 U4 ^9 s2 o
//LVS FILTER D(DN) OPEN            
//LVS FILTER D(DP) OPEN

- u5 l) f& N" r9 `- K  W, c" N6 N+ z' FLVS FILTER UNUSED MOS              YES
LVS FILTER UNUSED BIPOLAR          YES
LVS FILTER UNUSED CAPACITORS       YES
5 U$ V) u7 Y$ L$ P" ]. A2 fLVS FILTER UNUSED DIODES           YES
1 ?" h* ?7 }( ~% O0 ALVS FILTER UNUSED RESISTORS        YES
LVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG

LVS EXPAND UNBALANCED CELLS        YES

PRECISION                          1000
RESOLUTION                         1
/ ?' H4 E7 W$ G9 U
UNIT LENGTH                        U
UNIT CAPACITANCE                   F //FF
UNIT RESISTANCE                    OHM
7 p4 ]8 M( Q2 r# y# N
FLAG NONSIMPLE                     YES
FLAG ACUTE                         YES
FLAG OFFGRID                       YES
* \- V" Z' O# jFLAG SKEW                          YES

DEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
7 y  X) o; q. W. eTRACE PROPERTY MN(N) W W 0
TRACE PROPERTY MN(N) L L 0
: j3 z- e( u4 c" ~9 j) f
3 ~: K& M7 A2 n0 v/ \DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
# R/ `# {" v/ [6 i2 CTRACE PROPERTY MP(P) W W 0
) t8 W' F) a& I& h# _2 {TRACE PROPERTY MP(P) L L 0
! o+ p' o8 z+ D. R; `5 s
: H1 U' s% k% [, t8 b% ^請各位大大在幫我看一下~拜託了~

arthur03226

我看你的問題應該是netlist file path 沒有update到。
也就是說，你依然是用舊的gds 比對舊的 netlist?
$ ?# X6 [9 \  L這是我的懷疑啦~~
3 V, {: H4 V8 d3 j1 g( S% X7 X再仔細檢查一遍你的netlist path & file name。
因為看起來lvs.com 沒啥問題。

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
LVS FILTER UNUSED OPTION 不能隨便亂開option,
這樣可以避免錯誤

judy123

曾經有公司同仁問過同樣的問題
) F' ^+ m  n+ Z結果是netlist 沒update
6 F6 F7 o7 I3 y5 h- C/ L刪除舊的netlist 重新產生新的netlist file
$ z- o- H2 ]5 l  J並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
, `9 q' y& L3 S& B# e; L3 N+ L並檢查path指向是否正確
合理的懷疑任何小細節

motofatfat

可能ㄉ幾種情形
; d* P. g: B4 c# m% O1.資料沒updata
2.你ㄉcommand file  是沒比對size ㄉ
- t. e  f$ b7 G2 u3.改變後ㄉ差異在容許範圍內
例如 W  W  3
    L  L  3

表示誤差在百分之3內是OKㄉ

motofatfat

你ㄉCommand 有下列這行
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
- f( a5 Y0 M* Q3 R- A有可能 你ㄉ改變 在這幾ㄍCELL 中
- y0 Q' c% ?2 `- g: E1 U6 S這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ