有關Layout的問題

lzx

小弟因為電路設計圖上每個NMOS的substrate
0 _& L- K6 J6 ^% ?" H" `# }不是連接同一端點,Layout要如何畫
7 T; w4 O$ I! K3 ?是要在每個NMOS上畫P-WELL將NMOS隔開嗎?

sw5722

一般來說,我們只用到n-well這層,n-well圈起來後,內部是n-well
) s: o2 R: |3 r* q. m8 j) q外部就是p-well,而nmos通常都在p-well內.
你說的不知道是不是native device,如果是ｔｓｍｃ我記得還要
. \6 E  Q/ a9 S加ｎｔｎ這層,詳細情形可參考lvs的command file,表頭會有一
0 K) A3 @# e. Z6 \0 `7 w些特殊元件的描述,告訴你該加什麼.或是design rule pdk去參考.

becky

基本上要先知道您所使用製程,
不同的製程所能提供的元件也不同,
比較基本的製程會是共底的,
$ K5 I5 j9 l2 u: v4 [( M3 @也就是NMOS的substrate必須接同電位.

skeepy

看一下design rule有沒iso nmos，有的話就照著畫囉。

motofatfat

看你ㄉ 製程
) g7 h$ @* `% f- c! P" @PMOS ㄉ body 在 NWELL 中
n+ diff

NMOS ㄉ body 在 PWELL 中
( s8 y5 l5 q! N& d9 Dp+ diff

' I8 ]7 @1 M& n如果每各NMOS ㄉ body 都分開
那代表 PWELL 都要分開

CHIP321

其實這個問題會比較痲煩,尤其是你有VSS,GND,AGND什么多個不同地電位接到SUB上的時候,雖然實際上,由于工藝限製,他們最終總會連接到一起,但是出于信號雜訊隔離等等目的,LVS和LAYOUT上還是要求區分開來.
6 Y4 H6 o' K( l/ ]' @, a3 e* H" |
$ P. C( F8 s. l& s- a用NWELL圈起來恐怕不行,如果妳是環狀的,SUB在WELL下還是連接到一起的,依然會提示SOFT CONNECT,SHORT錯誤,不過這樣做對隔離雜訊是有益的..如果妳是整個覆蓋一層NWELL,那你就沒辦法做NMOS了(指的是常見的PSUB MOS製程)...
( E  ^4 A+ l$ \0 |. ~& U在臺電的製程下,lvs command文件中,好像定義了一個類似PSUB2這樣的層,用于專門針對不同ground to sub情況下來在邏輯上分割psub區域.如果是TSMC的,那可以用這個層來把MOS圈起來,就沒問題了.
, T" n2 H( _8 o0 K/ E; b: x
% f) V9 k% }1 A1 b, `如果你是其他Fab的製程,可能就比較痲煩了,可以請FAB支持人員提供多Ground的lvs文件,如果不能獲得支持的話,可以自己脩改lvs COMMAND文件,只需要做一個將普通PSUB分離出來的DUMMY layer 就可以了,calibre應按沒有什么問題,如果你用的是dracula的話,要註意的是要修改下connect的definition.你可以把sub 和sub2看作2个没有连接关系的sub来修改,也可以做一个虚拟的,类似与NTAP的層,把sub放在NTAP(sub2)中,我比较倾向于后面的方法,因为感觉这样修改的内容比较少,而通常的lvs文件都是從PSUB,NWELL开始定义层次逻辑的,所以前者要变动的较多.其他的方法還没有尝试过.

/ m8 K! e  {" o- j) @' d这个只是我的理解,可能有误,只做參靠.

/ R; Y7 D# @% z( s) p7 @GOOD LUCK ! SINCERELY

shmiyi

要問RD有幾種電位
假如確定IC只吃ㄧ組電位 (VDD&GND)
% \6 ~) o# I2 U: o8 J8 }那就可以專心研究製程的P-WELL畫法
特殊元件有特殊的畫法要看DESIGN RULE
: H' W4 V6 k, I. Y+ Y# @/ N3 l都不確定用問的 經理或LEADER
不要死稱裝會

terriours

你们能用deep N well吗？只有PWELL吗？电路不能改吗 ？这样画会很浪费面积，可以和designer沟通一下。