請問flash adc後面的digital backend電路

tshiu

一般看flash adc的paper都會介紹前面analog front的電路
對於後面digital backend就鮮少介紹
想要了解在6-bit flash adc中comparator比較出來的thermometer code如何轉為binary code
想請教板上的前輩有哪篇paper或是教科書可以推薦嗎
3 c0 m7 s7 T8 ~: t還是有哪套軟體可以自動把thermometer code轉為binary code的電路產生出來
+ X2 v2 e9 C8 u  m麻煩前輩們指點迷津

chrisccq

有仲方法是将输出转为gray code.然后 gray->binary

zenjay

"Principles of Data Conversion System Design"  by  Behzad Razavi

tshiu

目前我是使用1 of n decoder解碼原本的thermometer code
" t: f4 |( C; ~  M再加上rom based將1 of n code解碼成quasi-gray code
/ O/ i7 ~- Y6 Z$ r% K: O再將quasi-gray code解碼成我需要的6bit binary code
8 Q. K5 y) t% |6 T8 x  H5 `但是這種解碼方式似乎速度不夠快
- q" O: J0 l- X4 F3 K' B! K2 t/ f請問還有其他較快速的解碼方式嗎

e2000

你要去看碼論這類的書吧，不然光用猜得好像要很久才有答案呢，通常不都是由溫度計碼轉成二進制碼嗎?

bwc0813

原帖由 tshiu 於 2009-3-31 10:51 AM 發表
目前我是使用1 of n decoder解碼原本的thermometer code
再加上rom based將1 of n code解碼成quasi-gray code
3 w1 ]! u( m' ~+ \3 f4 D, H再將quasi-gray code解碼成我需要的6bit binary code
但是這種解碼方式似乎速度不夠快
請問還有其他 ...

關於"此解碼方式速度不夠快"這論點應該以latency會變大來解釋會比較恰當。
以flash ADC為例，其速度快的原因，在於每個clock cycle(即1/sampling frequency)都可以進行一次對輸入信號的量化(quantizaiton)工作，同時也可以提供一組新的output data。但這並不代表，此每筆新的output data就是前一個clock cycle所得到的sample data的量化結果。

/ s1 @9 l! [. h  e+ k+ k# D* x舉例來說，假設目前的input signal被sampling clock取到某一個輸入電壓令為S[n]，並進行量化工作(comparator array工作 => analog to digital conversion)。
2 ]( W, Q3 C' O/ b/ N) z) \當下個sampling clock來臨之前，若此flash ADC已將S[n]轉成D[n](此D[n]為output data，且為binary code。)。
則我們說，此flash ADC的throughput與latency皆為"1"。
同理，若S[n]轉成D[n]需要經過3個clock cycle才能完成，此flash ADC的throughput=1，而latency為=3。

$ b! ]( s6 X7 {- r* X. P因此，即使thermometer code->1-of-n code->gray code->binary code需要進行三種編碼過程，只要將D-type flip-flop插入其中，進行適當的分配(combination logic若propagation delay > 1個clock cycle, 則可插入D-type flip-flop將combination logic切割成數個區塊進行處理.)其實並不會影響flash ADC throughput。

. h  U7 A# m' ?( j2 h除非flash ADC是用於回授系統,故對於過大的latency無法接受。(假設，flash ADC是用於回授系統(例如:sigma-delta modulator, 一般僅需4bit Flash ADC即可.)，通常要求的解析度也不會太高，故encoder的proppagation dealy不會太長，是可以以滿足lateny=1的要求。)
" h' l8 w4 W$ J, U0 Z: m: J
通常一般的通訊系統中，ADC只是作為analog front-end與digital baseband之間的一個串聯的資料轉換介面，故對於latency>1是可以允許的。