环形振荡器问题请教？？？

cloud_zj

本人最近再学习环形振荡器，有几个关于仿真的问题想想论坛上的大侠请教一下：
1.关于启振的问题，我在Spectre convergence aid中输出节点设置了初始电压为0v电路可以启振，但是振荡频率和我在PSS仿真得到的频率差别相当大，有几百MHZ，这是为什么？？？我用的电路拓扑结构是四级差分结构
2.咋么仿真环振的交流特性，我想看看它是否满足启振条件？我做的环振频率为1GHz

finster

建議把電路圖貼上來會比較好理解
ring oscillator有好幾種不同的架構,若使用differential架構,需看你的架構有沒有使用到bias voltage
; P# c7 V0 Q' N/ X另外,若你要振盪到1GHz,那製程至少需在0.25um以下會比較適合
+ T; k" i  B, Y
) y6 X% {' u4 |2 P0 E) q: s至於振盪頻率落差很大
) F* |, Q0 L8 T1 \2 o4 k這是很合理的情況,因為在不同的corner,工作電壓和溫度下,其所振盪出來的頻率的落差本來就會很大
) F2 s% f1 k/ A6 @* K2 n9 G! d若你想設計的較為精準
那建議你採用類似VCO的ring oscillator架構,利用constant current來作ring oscillator
! {& f. t1 p/ n% w5 Q. x或者藉由selector control的function來微調ring oscillator,這種方式也可以設計出較為精準的frequency

nowich

仿交流应该把环振断开  设好工作点才行
不过ring osc好像ac分析不是很能说明问题

cloud_zj

感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques》的delay cell结构
C:\Documents and Settings\cad\桌面\dell cell.bmp
( Z% Z7 ^$ V* x  w) {. }我现在采用的0.18工艺来设计，采用了5级级联的方式，频率可以上1Ghz。
3 A6 f% q; r- D$ O0 @关于这种结构的仿真我想各位大侠几个问题
1.为什么我在仿真压控曲线时，有些点就是收敛不了，或是仿真的频率和瞬态仿真的结构差很多，比如说我在PSS中把控制电压设为变量，从0.6-1.2V做扫描，在其中可能在0.7或是1.1时ss仿真的频率是300多MHz，tran仿真显示为1.3Ghz而在其他的几个点扫描的频率是1Ghz以上，这是为什么。我把工艺改为0.35工艺，把电源电压设为3.3V，同样出现这样的情况？？请各位大侠赐教！！！
: W( z- K" u4 @( Q; P4 q+ r2.文献上说这种结构能很好的抑制电源电压的噪声，我把电源电压设置为ss的扫描变量让它从1.6-1.8V扫描，我发现频率变化非常大，是我的仿真方法的问题？
' ^. s  {: |- J  I3.replica bias中运放的带宽有什么要求？？
请有过经验的各位大侠指点一下！！！！

cloud_zj

刚刚图片没上传，再来
感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques》的delay cell结构
7 ?" c0 O: X' kC:\Documents and Settings\cad\桌面\dell cell.bmp
我现在采用的0.18工艺来设计，采用了5级级联的方式，频率可以上1Ghz。
关于这种结构的仿真我想各位大侠几个问题
# @" V2 M8 b2 U% Z" y1.为什么我在仿真压控曲线时，有些点就是收敛不了，或是仿真的频率和瞬态仿真的结构差很多，比如说我在PSS中把控制电压设为变量，从0.6-1.2V做扫描，在其中可能在0.7或是1.1时pss仿真的频率是300多MHz，tran仿真显示为1.3Ghz而在其他的几个点扫描的频率是1Ghz以上，这是为什么。我把工艺改为0.35工艺，把电源电压设为3.3V，同样出现这样的情况？？请各位大侠赐教！！！
2.文献上说这种结构能很好的抑制电源电压的噪声，我把电源电压设置为pss的扫描变量让它从1.6-1.8V扫描，我发现频率变化非常大，是我的仿真方法的问题？
3.replica bias中运放的带宽有什么要求？？
请有过经验的各位大侠指点一下！！！！

guang3000

建议你将控制部分和delay cell分开，用nmos diode电流镜+ delay cell 做一个电流控制的震荡器，再扫描一下控制电流和频率之间的关系，正常的话应该有一定的线性度。如果正常的话应该就是控制部分的问题。

cloud_zj

电流控制振荡器？？？论文上的拓扑结构通过replica bias 把用运放形成的负反馈能动态改变尾电流源的偏置，我觉得这种结构很经典啊，仿真会不会和Cadence SpectreRF对振荡器算法有点关系，望大侠指教？？？？

finster

原帖由 cloud_zj 於 2008-12-16 04:06 PM 發表
刚刚图片没上传，再来
感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DL ...

! ^( w4 I+ O& h2 a6 R. g
* |  M6 p4 d! j
" F3 ~0 {, Z# e/ w" \) `這個架構我用過,使用P-type或者N-type的都有
5 l1 c' O' b: ]6 W! a; a9 @; ~基本上這個架構很經典且常用,所以電路本身的理論並沒有問題
- W1 U( |2 K0 {0 w從你的描述來看,我建議你把電路拆成兩個block來分別驗證,然後再一起作模擬
9 J" f* ~6 ?0 [0 }8 I5 ]第一個是你的replica bias的線性度為何,如果這個電路本身的線性度不佳的話,那對VCO電路本身的振盪frequency會有很大的影響,故而你replica bias的gain夠不夠
第二個則是differential delay cell本身的VCO gain的線性度的問題,如果它模擬出來的線性度愈差,那表示你電路本身的size並沒有調好,所以才會有如你所寫的在0.7V或者1.1V頻率差那麼多的問題

賴永諭

請問一下~~~
在這裡symmetric load 之Vdc 與Vg電壓應該是什麼關係???
以前老師說...Vdc=Vg時,此時..symmetric load 之I-V curve看起來才會是相對線性的電阻
, C; Z/ t1 q9 \那麼在這裡應用時也需要keep Vdc=Vg的DC電壓嗎???
煩請高手與版主們...幫忙解答一下哩....
* M( e% _& V7 [* a5 D, d9 rthanks !!!!!

賴永諭

打錯了...更正一下...
請問一下~~~
6 S8 K) m4 t0 U- b在這裡symmetric load 之Vdc 與Vg電壓應該是什麼關係???
2 h( D, d9 Y+ J以前老師說...Vds=Vgs時(for NMOS symmetric load ),此時..symmetric load 之I-V curve看起來才會是相對對稱線性的電阻
. a9 I2 Z6 q. E$ ]& o$ p) I那麼在這裡應用時也需要keep Vsd=Vsg(for PMOS symmetric l)的DC電壓嗎???所以此篇paper 之symmetric load 汲級電壓就必須偏壓到一固定點,使得Vsd=Vsg...????
: d2 {1 F! K+ b  n4 T& }+ k煩請高手與版主們...幫忙解答一下哩....
. |2 u; r0 @$ Hthanks !!!!!

賴永諭

挖哩...又打錯了...sorry!!更正一下...
請問一下~~~
在這裡symmetric load 之Vsd 與Vsg電壓應該是什麼關係???
3 r  J8 _+ f) t' L以前老師說...Vds=Vgs時(for NMOS symmetric load ),此時..symmetric load 之I-V curve看起來才會是相對對稱線性的電阻
2 L/ @+ h8 i7 J5 U! ~$ |$ H那麼在這裡應用時也需要keep Vsd=Vsg(for PMOS symmetric load)的DC電壓嗎???所以此篇paper 之symmetric load 汲級電壓就必須偏壓到一固定點,使得Vsd=Vsg...????
煩請高手與版主們...幫忙解答一下哩....
# G* X1 c! b% x( Fthanks !!!!!