閒談.近日使用altera cyclone 1c12 發現一個問題

thjan65

可能是自己沒注意吧.最近將以前電路重新改寫,以維持較佳的模組化.

$ Y/ R9 h% I) E8 A% L2 A: p發現
% [+ O: N- P6 Y1 {/ j5 Xalways @(negedge clk or ....) 合成出來的電路會因為 clock 繞的不好 產生 data及clock  skew 問題.

後來想到去年的電路 coding style 是
always @(posedge clk or ....)

* `. U6 r6 N3 U# [' ^" b- I當下立刻改成
assign clk1 = ~clk;
always @(posedge clk1 or ....)
% r; t" l2 c8 ^5 ~5 P/ p
結果,所有問題迎刃而解. 霎時, 心中只有一個字.
5 c( p( V4 X  F/ @  B0 d
[ 本帖最後由 thjan65 於 2007-3-9 09:50 AM 編輯 ]

jimy

其實更好的 sytle 應該是要將 clock 都從 clock generator 的 module 輸出
4 Y5 W9 l2 Z' Z9 {不管此為 PLL 或 gated clock
這樣在 timing constraint 的掌握度才能更好

tommywgt

jimy大大說的沒錯
- t; @- x2 m3 b  m* o$ D$ o$ f在coding style中, 使用同一個clock source也是很重要的,
在設計時, 有多少的timing budget也是要好好考量的
相同的邏輯不同寫法而造成不同的合成結果本來就是可以接受的, 所以才會有所謂的coding style問題.
& O0 `# Z& R9 T; ~
不過只是個反向的clock就錯了 (會不會只是timing沒有meet?)是會令人心中出現一個大字沒錯...
1 P5 \! o$ j! y2 z) J8 y
有時不得已時, 還是會需要寫這樣子的code的, 感謝你的分享, 以後遇到時可以留意一下下.

thjan65

實際應用是同步電路,頻率只有 30MHz. DATA input 定義在clock falling edge 時必須capture. 因此 RTL coding 才會是 @(negedge clk or ....)
老實說, FPGA的表現和預期差距是大了點, 況且我還是用GLOBAL clock pin. Netlist post-sim 記得是OK的.

* L' y( X9 F, `5 B1 O! u% W. P- J6 C6 i[ 本帖最後由 thjan65 於 2007-3-12 10:25 AM 編輯 ]

jimy

因為在 FPGA 中都是只有 posedge clock 的 primitive,
" E3 a- N& b- y! X  l" x  |所以你寫 negedge clock 的話, 它得在 FF 前加個 inverter gate,
這樣就變成 gated clock 了, 所以 timing 的 analysis 會不好
) O7 O  u/ S$ O' v# F9 g' P' Z6 \
那你後來的改法: assign clk1 = ~clk;
+ ]+ z$ W" ?. r, l這樣如果是用 quartus 的話(別的tool我不知道)
" _4 [3 n4 G/ R) E) {, J/ w, p0 I& n! d它認得出 clk1 會是另外一個 clock source
7 V* f) C" U! r7 ~所以 timing analysis 會比較好

tommywgt

30MHz....

2 V& T- v6 v0 G. z# Y7 I% J  @- ^好爛...還是好x呢?  ....哈

& G# N: M# [5 l以後寫code時小心點, 感謝經驗分享!