關於ucf file

handwin

最近遇到一個問題     寫了一個簡單的除頻器   然後輸出四個波型    功能驗證  ok
! Y$ K0 A& Q) o6 L( i但是如果我先assign pin location 的話     合成及實做後的時序驗證  就會沒有輸出
反之   我不assign的話   讓ISE自行去實作      則 時序驗證就會通過      
請問這會是什麼原因       新手一個      謝謝大家幫忙    對了  我的device是  
spartan3 XC3S200 TQ208

handwin

不好意思 剛剛忘了列出  時序驗證的錯誤訊息
+ P1 e! y& C1 R% L! A4 s
. n, A" \$ A: k- o8 z# ** Error: C:/simprims/X_SFF.v(94): $setup( negedge SRST &&& (srst_clk_enable == 1):20004899 ps, posedge CLK:20005139 ps, 990 ps );
3 g3 R. z( i4 O( J#    Time: 20005139 ps  Iteration: 2  Instance: /stimulus/top1/\gen1/CNT_4\
4 }( Q7 X8 ?5 W# ** Error: C:/simprims/X_SFF.v(94): $setup( negedge SRST &&& (srst_clk_enable == 1):20004899 ps, posedge CLK:20005139 ps, 990 ps );
#    Time: 20005139 ps  Iteration: 2  Instance: /stimulus/top1/\gen1/CNT_1\
# ** Error: C:/simprims/X_SFF.v(94): $setup( negedge SRST &&& (srst_clk_enable == 1):20004547 ps, posedge CLK:20005139 ps, 990 ps );
#    Time: 20005139 ps  Iteration: 2  Instance: /stimulus/top1/\gen1/CNT_2\
# ** Error: C:/simprims/X_SFF.v(94): $setup( negedge SRST &&& (srst_clk_enable == 1):20004547 ps, posedge CLK:20005139 ps, 990 ps );
: x6 ^' @2 z8 d9 Y$ U" V#    Time: 20005139 ps  Iteration: 2  Instance: /stimulus/top1/\gen1/CNT_3\



7 q3 w+ F( P5 ]9 D" _3 f$ N會這樣大概是什麼原因呢?

masonchung

請確認一下自己assign 的 pin location 是否在同一個區域
看起來是 setup time的問題

jason_lin

最好是把UCF file貼上來看看^^
這樣比較好找問題,看起來是Timing的問題,要知道你怎麼下限制的.

handwin

謝謝兩位大大的協助     問題已經解決了       是我自己沒將全部訊號給reset  改了以後   post simulation就可以過了

但是又出現另一個問題,    我在上述程式燒錄在spartan3 XC3S400上     用示波器看  結果都沒問題
  y0 y0 c! e; l$ G
不過當我將程式環境改在spartan3 XC3S200上   可以合成也可以實作    但是做 post simulation  就又出現上述訊息了  還有我沒有下timing

constraint  我的ucf如下

#PACE: Start of Constraints generated by PACE
3 g7 ?2 F0 S6 |% X& u% l
#PACE: Start of PACE I/O Pin Assignments
NET "CLK"  LOC = "P155"  ;
& A* ]0 ~2 a) i) q# x: vNET "CLK_N"  LOC = "P149"  ;
NET "CLK_P"  LOC = "P147"  ;
, Z; a& e2 A/ O/ @: r8 a$ {NET "RESET_B"  LOC = "P152"  ;
NET "RST"  LOC = "P144"  ;
NET "STV"  LOC = "P141"  ;
- l. s! H: o  H$ Z+ M
#PACE: Start of PACE Area Constraints
6 }+ p: Y4 m- ^
#PACE: Start of PACE Prohibit Constraints
2 G7 k( Y; j' a
#PACE: End of Constraints generated by PACE
) g$ B( Z4 ^2 P% P& U  Y' p
; h( x4 c, C. K, V; J順便請問一下版大   您說的pin assign到同一區是什麼意思    因為我必須將接腳都assign到rsds接腳那邊  不知道這有影響嗎?
                                                                                                                                    
; D/ @* O1 e5 S& T" _3 V( M+ J謝謝

[ 本帖最後由 handwin 於 2007-5-25 10:52 AM 編輯 ]

handwin

不好意思     忘了po xc3s200上  我assign的腳位了

/ P9 R) ^1 b* C7 W( `0 U#PACE: Start of Constraints generated by PACE
- l1 z, s) M6 j7 o6 @5 N5 T0 X7 }
3 R+ Y8 N  h% d4 Y1 @* x' o6 ~#PACE: Start of PACE I/O Pin Assignments
% h2 k& j  `& z. b! T! rNET "CLK"  LOC = "P105"  ;
NET "CLK_N"  LOC = "P97"  ;
6 ^' H: t8 p4 ~2 y, |* \NET "CLK_P"  LOC = "P96"  ;
NET "RESET_B"  LOC = "P104"  ;
NET "RST"  LOC = "P100"  ;
NET "STV"  LOC = "P99"  ;

#PACE: Start of PACE Area Constraints
' q: i) U; Y- \
6 B5 f9 o8 l+ U2 x8 {#PACE: Start of PACE Prohibit Constraints

#PACE: End of Constraints generated by PACE

handwin

不好意思     忘了po xc3s200上  我assign的腳位了

- }& Z7 l; l$ |( s) d3 g. f7 m1 j#PACE: Start of Constraints generated by PACE
, Z; s3 I6 C, ?+ m) T! T4 J$ b8 U  @
2 N6 I. I% J: N) z#PACE: Start of PACE I/O Pin Assignments
+ y: I  M: S+ y4 G% X  n  @NET "CLK"  LOC = "P105"  ;
NET "CLK_N"  LOC = "P97"  ;
* ~0 E$ }9 h, L4 E; J+ |: q3 YNET "CLK_P"  LOC = "P96"  ;
. z4 U! G' R, e: M/ X# f% b" m' G, uNET "RESET_B"  LOC = "P104"  ;
NET "RST"  LOC = "P100"  ;
NET "STV"  LOC = "P99"  ;
2 X, j0 [( I" k. ?  _, R$ Q! X- q
* R8 |( U% _/ e5 a0 z( `' V#PACE: Start of PACE Area Constraints
0 e' O0 ^/ [1 A7 m+ P9 u0 r: t' U/ R$ S
#PACE: Start of PACE Prohibit Constraints
9 F1 s3 H% Y; r6 d5 s8 Q
$ j) [. y1 K4 ?/ F7 j#PACE: End of Constraints generated by PACE