那位大大會控制memory使用verilog

小昌昌同學

大家好：
      我的code裡面有memory那麼我如何控制他呢？
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
3 ~9 ?. A2 i2 w7 z- ]) Z那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
雖然不是控制memory，但瞭解memory行為有助於你控制memory
- `, Y$ D8 ]  x# z6 x& ~% g
The following segment of Verilog code defines the behavior of a Xilinx
7 V; N2 a7 s/ k3 {8 v$ Rsingle-port block RAM.
0 p0 A' \" C7 {  u
module RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
input [7:0] ADDR;
( `3 ^. A- h0 ^& Pinput [3:0] data_in;
input EN, CLK, WE, RST;
; O4 y. q6 o7 Q+ X! S' Mreg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
( T; z( ]; E% c$ w. ereg [3:0] data_out;
) y! q& R/ U+ N; palways@(posedge CLK)
& k$ J4 Q5 @: b$ U6 c+ h) pif(EN)
( c! e8 }0 s2 G' y3 I) j! nif(RST == 1)
# o+ Q7 O  c' A' }data_out <= 0;
, Y5 i! k( G. W% melse
3 }8 o! S% D: E1 Ibegin
! M8 Y1 J& {% q: [2 N2 t7 uif(WE == 1)
data_out <= data_in;
else
data_out <= mem[ADDR];
$ o$ Y) g$ b. j, f/ B! aend
always @(posedge CLK)
# h, p2 G# \: j7 A$ S4 }1 ^if (EN && WE) mem[ADDR] = data_in;
endmodule

norm

你要做的Memory是SDR SDRAM or DDR??

$ n$ d9 _0 j8 I; V3 V1 I' {: d依照SDRAM來看的話..你應該要先做FSM..

' b6 r% L- ]7 T0 F7 K6 l/ W' g再依照FSM的狀態去寫Verilog..