那位大大會控制memory使用verilog

小昌昌同學

大家好：
& i0 D1 x" n: ^2 I( ~5 Y* x% W      我的code裡面有memory那麼我如何控制他呢？
0 }$ N5 x( _, R1 G! l誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
( i& }' O" i/ M- c; Y前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
1 f# ?' R( x- ]3 X9 N$ C雖然不是控制memory，但瞭解memory行為有助於你控制memory
6 s: D" A! p( [# W
The following segment of Verilog code defines the behavior of a Xilinx
single-port block RAM.

module RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
1 n$ x; J( x2 W5 v' R. vinput [7:0] ADDR;
, k3 {$ A3 ^4 ?7 M0 [1 Kinput [3:0] data_in;
input EN, CLK, WE, RST;
reg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
; ~1 ^2 b- }$ breg [3:0] data_out;
always@(posedge CLK)
if(EN)
& M7 A! U% X% I& P- Hif(RST == 1)
5 ?- L" f+ D% e: |7 ]) Fdata_out <= 0;
else
begin
if(WE == 1)
data_out <= data_in;
else
( q  \9 e8 L# Z! g  }1 O4 Xdata_out <= mem[ADDR];
1 i9 X* ]9 k8 _' _end
always @(posedge CLK)
if (EN && WE) mem[ADDR] = data_in;
7 j1 ^. V) `: ?( u3 mendmodule

norm

你要做的Memory是SDR SDRAM or DDR??

+ O1 a- p; }( A& W4 d1 h6 E依照SDRAM來看的話..你應該要先做FSM..
& o! Z- F4 d) k) ]1 ~  M( l
# e( @3 E- f* {4 l; J再依照FSM的狀態去寫Verilog..