VHDL基本語法請教

day766

小弟最近要用Deisgn vision來synthesis一些VHDL code，最後目標是能用PrimePower來測出這processor的耗電量。
3 a6 I; O9 s3 o4 o1 y1 r) ]現在卡在一個問題不得其解。
4 t- ]" Z, h- m其中Program Counter元件的code可以用ModelSim的軟體compile，可是在Design Vision卻沒辦法synthesis.....
其error code為An if statement containing a clock event has an illegal else branch and is not supported for synthesis.
後來去查，才發現在synthesis的過程中，元件不能有任何timing 或 clock的描述在其中。
4 M7 l. O* _- j( U2 v, ?
2 c0 U+ B1 d2 k: ^5 _元件的碼如下
4 }' _+ ]: N0 G: O
4 y; ^; ?0 a0 R5 e& g- J& b        process(PCclr, PCinc, PCld, PCin)
        begin
. n8 G$ z% x* P                        if PCclr='1' then
* m6 f/ k2 @1 z& d; M                                tmp_PC <= "0000000000000000";
                        elsif (PCld'event and PCld = '1') then
                        --elsif PCld = '1' then        
                                tmp_PC <= PCin;
8 L4 G/ H  l5 p0 C- }5 M8 n/ f# g                        elsif (PCinc'event and PCinc = '1') then
                        --elsif PCinc = '1' then
                                tmp_PC <= tmp_PC + 1;
                        end if;
4 b% v. V' z5 t8 P) B7 d7 n        end process;
' r4 A0 C+ v3 y% @% N
0 a* s* K9 [' d% X也就是說問題出現在event這個敘述。由於剛學VHDL，所以對有些字元描述不是很清楚，請問可以怎麼改寫或替換呢？

yuming

-- 使用雙層 if 指令看看 !
  B: q5 T8 D! c, m1 Jprocess(PCclr, PCinc, PCld, PCin)
begin
   if PCclr='1' then  tmp_PC <= "0000000000000000";
   elsif (PCld'event) then
      if (PCld = '1') then
              tmp_PC <= PCin;
      elsif (PCinc = '1') then
- B6 }9 ~7 ~/ r" U' b! u              tmp_PC <= tmp_PC + 1;
; v7 Q; S# a5 P* F. b     end if;
   end if;
( u8 o( M+ p% wend process;

ssejack1

您要的是 ASYNC. LOAD/CLEAR ? 如果是建議如下:
process(PCclr, PCinc, PCld, PCin)
begin
if ( PCclr='1' or PCld ='1')then
) \9 N  t& w3 \+ c2 Q     if( PCclr = '1')then -- ASYNC. clear
         tmp_PC <= "0000000000000000";
     else -- ASYNC. load
- `) o* v$ m' L. z  v        tmp_PC  <= PCin;
& e# G0 \: a  d* S) z     end if;
elsif (PCinc'event and PCinc = '1') then
$ C7 _" k" C# G! I7 _" Z) X+ h5 N     tmp_PC <= tmp_PC + 1;
end if;
end process;
, e5 ~/ s. q/ U/ ?如要的是 SYNC. LOAD / ASYNC. CLEAR 建議如下:
process(PCclr, PCinc, PCld, PCin)
begin
if ( PCclr='1')then
% ?! t! r" b/ R; x, K         tmp_PC <= "0000000000000000";
elsif (PCinc'event and PCinc = '1') then
% A! m" I! M4 u1 [0 p) Q     if( PCld = '1') then   -- SYNC. load
         tmp_PC <= PCin;
" z4 W4 v, b8 }     else                        -- upcount
  Z3 h# Z; Q4 e- Y         tmp_PC <= tmp_PC + 1;
1 A+ h, a2 |5 P     end if;
end if;
end process;

day766

試過兩位大大的方式，還是不行。情況是，只要有event字元的出現，Design vision就會出現illegal的訊息。我之前在compile有遇過類似的情況，就是其中有些字元是用ZERO來代表"0000000000000000"，可是compile的時候會說不認識這字元，所以我改成"0000000000000000"，就沒問題了。現在在synthesis的時候遇到認為event是illegal，所以我想說，是不是有類似替換字元的方式可以使用？因為當我把event刪除時，synthesis就沒問題了。但這樣怕又失掉原來的功能。

ssejack1

Sorry ! 沒仔細看啦....
應是< PCinc'event> PCinc空格'event 才是! ( PCinc 'evnet and PCinc='1' 是 edge trigger , PCinc='1' 是 level trigger (latch ); event illegal 應是缺<空格> 造成的吧!

addn

您好
, V. h) ^! u4 a& b
應該不是event問題
否則Design vision不就沒辦法合成同步電路了

8 g+ i) V3 R1 s* m5 OVHDL的語法event,Design vision應該會有支援才對

/ k4 }7 h8 y: d$ d9 y6 s/ b個人認為你的CODE寫法有些問題,一般COUNTER只
會有一個CLOCK去驅動,而你的寫法卻有兩個(PCld'event及PCinc'event)
建義用一個全域CLOCK去做同步

yuming

sorry ! 昨天沒看清問題 ! 問題點 就像 addn 所說的 :
$ _( I- X" u% q& n$ x現實中沒有(至少我不知道)雙 clock 驅動的 Register !
$ Z) |1 \" O* p7 c因此前一段程式是可以模擬 , 卻無法合成的 !
2 O1 P, |* s+ {6 u" J0 V, f
. n1 `/ J! Q2 d& h$ M可改成如下 :
1 L2 [, F- I( h2 g( j
process(PCclr, PCclk)
begin
   if PCclr='1' then  tmp_PC <= "0000000000000000";
# C; z+ w. }5 g' _% `& ^   elsif rising_edge(PCclk) then
      if (PCld = '1') then
# d% Y: y; q) `- [& `( c; V* o              tmp_PC <= PCin;
      elsif (PCinc = '1') then
% z% E- L: J% L; u              tmp_PC <= tmp_PC + 1;
! ?5 u9 p: H* |- N% _+ g     end if;
   end if;
7 c5 l! I7 S) O# L9 B  O& Cend process;
9 _7 G* ~) h; i7 b$ j
6 @* j9 d. }& a" T) _2 N但此處  PCINC 相當於只要 = '1' 就會作用 , 如何改成每次變動作用一次
! 就讓你試看看了 ! (PCINC 可能不只一個 clock 寬)