關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？

另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，

請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析
) t3 N4 z( \9 k6 H* s) b: l+ }
; ]# n4 O5 h/ o: m8 m$ ^Verilog dump VCD :

initial
  begin
    $dumpfile("dut.vcd");
    $dumpvars;
2 H6 Z7 Y" r- t+ h) {  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
4 B( P* g4 j# Z/ X' D8 n好處是不需要更改原來的testbench
! N$ I  Q9 D( C% L有點久沒用了，如果寫錯還請多多包涵
: F" v0 u0 G: m% D
Ex.   run.do
9 b. k6 G# N$ O1 ^) ?( H4 K7 i
* |3 I8 C/ |' A! X5 rvsim -t 1ps work.tb
Dumpfile design.vcd   (或vcd file design.vcd)
9 I8 ]6 S0 \& d# a6 h6 RDumpvars 1, /tb
1 w' l, i+ m9 F3 Y, ^0 q9 FDumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file

; S: n3 E# z+ H, b  uuse std.textio.all;
use work.string.all;
architecture tb of test is
0 w9 ~% |$ y. b4 e+ e* U0 G   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
3 N% o3 r9 t: p9 s! ~begin
     writing_sims: process
8 g( Y$ C# U  B7 R1 L5 l         variable buf: LINE; -- predefined access type in TEXTIO
     begin
         WRITE(buf, “Simulation results:”);
         WRITELINE(io_file, buf);
         loop
             wait on CLK;  -- loop execution on every clock edge
+ d- Q& M# p7 D' Z             WRITE(buf, “Current time = “);
3 Y% [. R& Z3 R3 J4 E6 Z             WRITE(buf, finish_clk);  -- current simulation time
2 G5 |: m  n# M5 j8 A2 }& F" W! y             WRITE(buf, “, clock = “);
             WRITE(buf, clk);
6 E! p9 g* A4 L6 R: j             WRITE(buf, “, in1 = “);
( p6 K" M3 W) q% f! O- O: _             WRITE(buf, in1);   -- integer type
3 F* b& l9 |% f             WRITE(buf, “, out1 = “);
7 _6 J; `7 ]$ q* E4 a5 i) j  h             WRITE(buf, out1); -- bit_vector type
4 R+ L  S9 H$ R1 T& R             WRITELINE(io_file, buf); -- write line to output file
        end loop;
* \4 }; n0 I5 E5 e0 P# C    end process writing_sims;
0 T$ u9 I7 X6 j- zend tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
, e) R6 ~# H# @此方法不需寫code,只要寫test banch就好了.
/ V3 o4 U8 D8 n) c- `Xilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
4 e7 g+ K0 e0 S! Y; R產生VCD方法如下:
0 ^# f$ I, ]: S/ ]: O( O3 K7 b
& g8 @; o. V- c* s& x* F, t7 h% P............糟糕......我不會貼圖ㄝ.....
我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
3 c! P2 n8 H# e" O  R6 b1 X: |是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
另外也感謝其他人的回覆跟補充