關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？
0 y% i! |+ m6 k+ x( e0 w# G8 c* Z8 Z
- |0 b, V5 K/ q( E- J7 _+ n另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，

請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析
9 S8 `5 H+ P2 h
Verilog dump VCD :
/ j7 m, I. C" ]0 ~
3 r7 m7 @! N% i+ Zinitial
# q, j) O1 ?: R% F$ ]9 v) T  begin
    $dumpfile("dut.vcd");
    $dumpvars;
  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
$ w; J1 y- b5 s# s8 p以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
好處是不需要更改原來的testbench
" j  s! F9 P6 Q' R5 Z5 P& C; n有點久沒用了，如果寫錯還請多多包涵

+ n8 L/ L+ `* [" d* V4 E7 REx.   run.do
0 H& p: a# i7 M' o% M2 X8 G
+ E0 E- M" i8 j4 m; ^3 G/ ^vsim -t 1ps work.tb
Dumpfile design.vcd   (或vcd file design.vcd)
Dumpvars 1, /tb
3 \6 f! q4 p1 S4 ~4 y4 e8 aDumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file

, ^7 D5 f# @0 W7 ?" Y& V9 e4 f% vuse std.textio.all;
use work.string.all;
architecture tb of test is
   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
begin
     writing_sims: process
5 k; K8 s3 h3 g1 U3 Z0 l! _8 J         variable buf: LINE; -- predefined access type in TEXTIO
; y9 u5 a5 I' g! |     begin
         WRITE(buf, “Simulation results:”);
         WRITELINE(io_file, buf);
/ |$ i* \, b, o) Z7 _         loop
) j2 r1 j+ O6 Q- o. m. i3 h+ o. }# H             wait on CLK;  -- loop execution on every clock edge
' h+ u$ h4 ]9 K$ s             WRITE(buf, “Current time = “);
             WRITE(buf, finish_clk);  -- current simulation time
# [" c% j: c, W* _& l$ G# W# v             WRITE(buf, “, clock = “);
" z- [% @7 E6 M# ^0 s: G             WRITE(buf, clk);
0 Q0 M& V. _  S: h/ Q) O             WRITE(buf, “, in1 = “);
: `# R, o* \) {0 d' R             WRITE(buf, in1);   -- integer type
             WRITE(buf, “, out1 = “);
             WRITE(buf, out1); -- bit_vector type
             WRITELINE(io_file, buf); -- write line to output file
; z3 @: T5 E/ a* \4 H6 l        end loop;
" w; m% @5 h! v  x1 [- ^    end process writing_sims;
# F2 l+ u" Q1 P1 r7 G. ~end tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
此方法不需寫code,只要寫test banch就好了.
  h7 {4 v/ L8 q# b+ yXilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
產生VCD方法如下:
8 G" G0 R6 E1 k  N
# v4 ^* ]0 H: N9 E6 c2 H+ ]2 V( @............糟糕......我不會貼圖ㄝ.....
) {, l) h: R5 R我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
$ g7 E* Z0 M0 U- a是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
另外也感謝其他人的回覆跟補充